João Miguel Mesquita
A Microsoft apresentou o Maia 200 como um acelerador de inferência orientado para grandes modelos de raciocínio e para uma infraestrutura de IA heterogénea, pensada para operar em múltiplos ambientes. A empresa descreve-o como o sistema de inferência mais eficiente que alguma vez implementou e como o chip de topo mais eficiente entre os grandes hyperscalers.
A aposta marca uma diferença clara face a outras abordagens do mercado. Enquanto vários fornecedores de cloud têm privilegiado plataformas que equilibram treino e inferência, a estratégia da Microsoft coloca a inferência como o ponto central da IA em produção, assumindo que é aí que se concentram os custos e as necessidades reais dos clientes empresariais.
Em termos de desempenho bruto, o Maia 200 destaca-se sobretudo nos cálculos de baixa precisão, usados de forma intensiva na inferência de modelos modernos. A Microsoft indica um pico de 10.145 teraflops em FP4, mais de três vezes o valor do Trainium3 da Amazon, e 5.072 teraflops em FP8, acima dos números divulgados para o Trainium3 e para o TPU de sétima geração da Google.
A componente de memória é outro dos pilares do Maia 200, com uma largura de banda HBM de 7 terabits por segundo e uma capacidade total de 216 GB. Segundo a Microsoft, esta combinação permite manter os modelos o mais próximo possível da capacidade de computação, reduzindo estrangulamentos na movimentação de dados e aumentando a taxa de processamento de tokens.
A empresa afirma ainda que o Maia oferece um ganho de cerca de 30% no desempenho por dólar face ao hardware mais recente atualmente na sua frota, um argumento relevante para decisores de TI que procuram otimizar custos operacionais em cargas de trabalho intensivas de IA. Na prática, sustenta a Microsoft, o chip consegue executar os maiores modelos atuais com margem para crescer para modelos ainda mais exigentes.
Este resultado é suportado por um subsistema de memória redesenhado, que inclui acesso direto à memória (DMA) especializado, SRAM integrada e uma rede em chip dedicada. O objetivo é maximizar a largura de banda interna e sustentar inferência em regime contínuo, um cenário típico de serviços de IA em produção.
A conceção do Maia 200 teve como ponto de partida os LLM modernos e a evolução para IA multimodal, onde texto, áudio, imagem e vídeo coexistem. A Microsoft assume que os clientes procuram cada vez mais agentes com múltiplas etapas de raciocínio e, a médio prazo, tarefas autónomas de IA.
Dentro da sua infraestrutura heterogénea, o Maia 200 deverá suportar vários modelos, incluindo a família GPT-5.2 da OpenAI, estando integrado no Azure e a beneficiar também serviços como o Microsoft Foundry e o Microsoft 365 Copilot. A própria equipa interna de superinteligência planeia utilizá-lo em aprendizagem por reforço e geração de dados sintéticos.
Do ponto de vista tecnológico, o chip é fabricado num processo de 3 nanómetros, mais avançado do que os nós de 5 ou 7 nanómetros usados em alternativas da Amazon e da Google. Analistas salientam que isso se reflete em ganhos de computação, interligação e memória, mas alertam que os clientes deverão validar o desempenho real no Azure antes de migrarem cargas de trabalho significativas de outras plataformas, como as baseadas em Nvidia. Também fica em aberto até que ponto a poupança anunciada pela Microsoft se traduzirá em preços mais baixos para os utilizadores.
O Maia 200 surge depois de versões anteriores do projeto terem enfrentado dificuldades de conceção e desenvolvimento, o que atrasou a progressão da Microsoft neste segmento em 2024 e 2025. A combinação do processo de 3 nm, HBM, SRAM integrada e foco claro na inferência poderá agora reduzir de forma significativa os custos internos de infraestrutura e aproximar a empresa dos concorrentes.
A nível de software, a plataforma aberta da Microsoft foi desenhada para facilitar a inferência no Maia, sem a ambição de substituir GPUs da Nvidia ou soluções da AMD, mas sim de as complementar. O SDK de pré-visualização já está disponível para programadores pioneiros, com integração em PyTorch, compilador Triton, bibliotecas de kernel otimizadas e acesso à linguagem de baixo nível do chip.
